Percobaan 1 Kondisi 13 :
Buatlah rangkaian J-K flipflop seperti pada gambar pada percobaan dengan ketentuan input B0=1, B1=1, B2=1, B3=clock, B4=1, B5=1, B6=clock
2. Rangkaian Simulasi
[Kembali]
- Sebelum Simulasi
Pada rangkaian terdapat 1 buah J-K flip flop dan D flip flop. Setiap saklar SW-SPDT dihubungkan ke power untuk logika 1 dan dihubungkan ke ground untuk logika 0. Pada J-K flip flop, B1 dihubungkan ke input S, B2 dihubungkan ke input J, Clock dihubungkan ke input CLK, B4 dihubungkan ke input K dan B0 dihubungkan ke input R. Pertama-tama kita melihat input R-S, input R-S akan aktif jika berlogika 0 (active Low). Namun, pada kondisi ini input R-S berlogika 1 sehingga input R-S tidak aktif. Input CLK akan aktif jika berlogika 0 (active Low). Pada input J-K, input J berlogika 0 sedangkan input K berlogika 1, maka sesuai dengan tabel kebenarannya maka output (Q) akan berlogika 0 dan Q' akan berlogika 1.
Selanjutnya, pada D-flip flop input S dihubungkan ke B1, input R dihubungkan ke B0, input D dihubungkan ke B5 dan input CLK dihubungkan ke clock. Sama seperti J-K flip flop, input R-S akan aktif saat berlogika 0 atau active low sedangkan pada kondisi ini berlogika 1 sehingga R-S tidak aktif. Input D berlogika 1, sehingga output (Q) yang dihasilkan berlogika 1 dan Q' berlogika 0. Hal ini sesuai dengan tabel kebenaran D flip flop.
- HTML [download]
- Rangkaian Simulasi [download]
- Video [download]
- Datasheet 74LS112 [download]
- Datasheet 7474 [download]
Tidak ada komentar:
Posting Komentar